IBM przekroczył granicę 1 nm. Układ do pionu i nanostos zamiast krzemowej płytki

Co zrobić, gdy nie da się już zmniejszyć tranzystora? IBM odpowiada: postawić go pionowo. Badacze z firmy właśnie zaprezentowali układ scalony, który jako pierwszy na świecie łamie barierę 1 nm – proces litograficzny 0,7 nm, czyli 7 angstremów, osiągnięto dzięki architekturze Nanostack, czyli nanostosu.

Ściana 1 nm – co dalej?

→ Czytaj też: Zamrozili światłowód do -196°C. Efekt może zmienić komputery na zawsze

Przemysł półprzewodnikowy od dekad goni za coraz mniejszymi tranzystorami. IBM od lat 60. należy do liderów tego wyścigu. W 2015 roku wspólnie z Samsungiem i GlobalFoundries wprowadził proces 7 nm z litografią w skrajnym ultrafiolecie. Potem jako pierwszy zaprezentował układ 2 nm, wykorzystując architekturę GAA (Gate-All-Around) z poziomymi nanarkuszami krzemu otoczonymi bramką. To właśnie ona napędza dziś większość chipów 3 nm i 2 nm.

Problem w tym, że miniaturyzacja planarnego układu tranzystorów dobija do fizycznego muru. Dalsze zmniejszanie wymiarów przy zachowaniu przyzwoitej wydajności i ciepła staje się niemożliwe bez fundamentalnej zmiany architektury. IBM właśnie taką zmianę zaproponował.

Nanostack – pionowa rewolucja

→ Czytaj też: Most z drukarki 3D w 20 godzin. MIT tnie beton o 76% i zmienia budownictwo

Zamiast układać tranzystory obok siebie na jednej płaszczyźnie, inżynierowie IBM-a postawili na integrację sekwencyjną – budowanie dwóch osobnych wafli krzemowych, a następnie łączenie ich ultracienkimi wiązaniami dielektrycznymi. W efekcie komplementarne tranzystory typu n i p zamiast leżeć obok siebie w jednej warstwie, trafiają na dwa poziomy – jeden nad drugim. To przekształca tradycyjną parę CMOS z układu 2D w układ 3D.

Podejście to przypomina nieco konstrukcję CFET, ale różni się kluczowym szczegółem: IBM osobno wytwarza każdy wafel, co daje znacznie większą kontrolę nad materiałem i geometrią każdej warstwy. Nazwa Nanostack nie jest przypadkowa – tranzystory piętrzą się tu jak cegły w ścianie, a nie rozkładają na płasko.

Liczby, które robią wrażenie

W porównaniu do własnego węzła badawczego 2 nm, architektura nanostosu dostarcza wydajność wyższą nawet o 50 procent. Efektywność energetyczna rośnie o 70 procent. Dla zastosowań sztucznej inteligencji szczególnie istotny jest czwarty filar: gęstość pamięci SRAM zwiększa się o 40 procent, co przyspiesza transfer danych w zaawansowanych obliczeniach.

IBM twierdzi, że gęstość tranzystorów w nanostosie jest mniej więcej dwukrotnie większa niż dla węzła 2 nm – i to bez uciekania się do konwencjonalnego skalowania planarnego. Czyli bez dalszego ściskania pojedynczej warstwy. Układ przeszedł już pierwsze testy w integracji CMOS oraz test inwertera CMOS, co potwierdza, że koncepcja działa nie tylko w teorii.

Przeszkody na drodze do sklepowych półek

Nanostos nie jest jednak gotowy do masowej produkcji. Proces wymaga ogromnej precyzji – każdy defekt na interfejsie łączącym potrafi zniszczyć cały stos. Dochodzi do tego problem chłodzenia: przynajmniej część układu jest bardziej oddalona od radiatora, co wymusza nowe strategie odprowadzania ciepła, być może „kanapki” z chłodzeniem po obu stronach. Dwie aktywne warstwy komplikują też dostarczanie energii.

Prognozy IBM zakładają, że technologia może trafić do produkcji za około pięć lat – i to przy założeniu szybkiego przyjęcia przez rynek. Dwa wafle FEOL, łącznik i sam proces łączenia podniosą koszty i spowolnią produkcję. Niewykluczone, że nanostos przez pierwsze lata pozostanie zarezerwowany dla centrów danych i kosztownych maszyn obliczeniowych.

Niezależnie od tempa komercjalizacji, przekroczenie granicy 1 nm to symboliczny moment. Pokazuje, że miniaturyzacja półprzewodników wciąż ma przed sobą ścieżki rozwoju – tyle że prowadzą one w górę, a nie wszerz. A to zmienia reguły gry w całej branży.